可配置的 eSi RISC 处理器核心为 BaySand 的硅片客户

EnSilica，一个提供半导体解决方案和 IP，已联手 BaySand，一位专家在应用程序中可配置的 Asic，提供客户的 BaySand 新推出的 ASIC UltraShuttle 65 多项目晶圆 (MPW) 客户可以配置为其特定的应用程序要求的范围内的 IP 解决方案。

IPs 将包括 EnSilica 的 eSi RISC 处理器内核，eSi-连接处理器外围设备、 eSi 密码加密和 eSi 通讯通信 IP 解决方案作为好硬件加速器。

EnSilica 的自动化的流允许复杂 CPU 分系统交付给客户的短短几天。此子系统可以包括单个或多个的 eSi RISC 处理器内核与 JTAG 调试和一系列的外围设备和定时器以及加密加速器内核来启用安全启动和通讯。该系统是围绕标准多层 AMBA AHB 总线结构织物作为自动化流程的一部分生成。额外 APB、 AHB，AXI 总线可以包含允许客户的 IP 核轻松集成。此设计流程允许 EnSilica 处理器分系统交付给客户运行在 2016 年 10 月的第一个 ASIC UltraShuttle 65 MPW 遥遥领先。

伊恩 · Lankshear，EnSilica 首席执行官说:”我们是十分乐意将成为 BaySand 在其新的 ASIC UltraShuttle 65 MPW 计划，积极和不可或缺的伙伴”。”由四个金属层支持多个项目可自定义和便利进入深亚微米硅通过提供负担得起和可靠的 ASIC 解决方案，ASIC UltraShuttle 65 程序重新定义由其他铸造厂提供传统硅梭概念。”

支持下经过验证的设计流程和方法，不需要任何特殊的 EDA 工具、 专门知识或许可证，ASIC UltraShuttle 65 MPW 计划为了提供高质量、 验证和全面测试 Asic。该方法基于 BaySand 的充分为特征的标准单元库，加上 EnSilica 的 eSi 家庭的硅证明 IP 并结合 BaySand 的 RTL 签收的设计思路，包括设计用于测试 (DFT)、 自动测试模式生成 (ATPG)、 完全扫描、 JTAG、 BIST 和物理实现。ASIC UltraShuttle 65 MPW 可以用于 FPGA 传到 ASIC 转换风险降至最低，降低成本，缩短上市时间。

EnSilica 的 eSi RISC 是高度可配置和低功耗的软处理器内核的嵌入式系统，扩展到整个应用程序的种类繁多而且唯一支持 16 位和 32 位的配置一个家庭。核心时被广泛应用在各种 ASIC 技术到 28nm 证明硅。ESi RISC 家庭完全支持由 EnSilica 的范围内的 IP 库包括 eSi-连接处理器外围设备、 eSi 密码加密和 eSi 通讯通信解决方案作为好硬件加速器。

“我们很高兴能有 EnSilica 支持我们主动来弥合 ASIC 设计师与 65nm ASIC 实现，之间的差距”说埃胡德 · Yuhjtman、 BaySand 的执行副总裁市场营销和销售。”在 ASIC UltraShuttle 65 程序 EnSilica 的参与，我们的共同客户现在有机会实现 SoC 与一套完整的包括基于 RISC CPU、 加密和硬件加速器的复杂 IPs。”