某股份公司 PCB设计规范(精)
1，目的
规范印制电路板（以下简称PCB）设计流程和设计原则，提高PCB设计质量和设计效率，保证PCB的可制造性、可测试、可维护性。
2，范围
所有PCB均适用。
3，名词定义
3.1原理图:电路原理图，用原理图设计工具绘制的、表达硬件电路中各种器件之间的连接关系的图。
3.2网络表:由原理图设计工具自动生成的、表达元器件电气连接关系的文本文件，一般包含元器件封装、网络列表和属性定义等组成部分。
3.3布局：PCB设计过程中，按照设计要求，把元器件放置到板上的过程。
3.4模拟：在器件的IBIS MODEL或SPICE MODEL支持下，利用EDA设计工具对PCB的布局、布线效果进行模拟分析，从而在单板的物理实现之前发现设计中存在的EMC问题、时序问题和信号完整性问题，并找出适当的解决方案。
3.5 SDRAM：SDRAM是Synchronous Dynamic Random Access Memory（同步动态随机内存）的简称，同步是指时钟频率与CPU前端总线的系统时钟频率相同，并且内部的命令的发送数据和数据的传输都以它为准；动态是指存储数组需要不断刷新来保证数据不丢失；随机是指数据不是线性一次存储，而是自由指定地址进行数据的读写。
3.6 DDR：DDR SDRAM全称为Double Data Rate SDRAM，DDR SDRAM在原有的SDRAM基础上改进而来。DDR SDRAM可在一个时钟周期内传送两次数据。
3.7 RDRAM：RDRAM是Rambus公司开发的具有系统带宽的新型DRAM，它能在很高的频率范围内通过一个简单的总线传输数据。RDRAM更像是系统级的设计，它包括下面三个关键部分：
3.7.1基于DRAM的Rambus（RDRAM）；
3.7.2 Rambus ASIC cells（专用集成电路单元）；
3.7.3内部互连的电路，称为Rambus Channel（Rambus通道）;
3.8容性耦合：即电场耦合，引发耦合电流，干扰源上的电压变化在被干扰对象上引起感应电流而导致电磁干扰。
3.9感性耦合：感性耦合，即磁场耦合，引发耦合电压，干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。
3.10串扰（Crosstalk）：容性耦合信号和感性耦合信号统称为串扰。
3.11传播延迟（Propagation delay）：信号在传输在线传输的延时称为传播延迟。
3.12模拟信号：模拟信号是时间连续、数值也连续的物理量，它具有无穷多的数值。常为人们所熟知的许多物理量例如，温度，压力，速度，声音，重量以及位置等均是属于模拟性质的。而对于周期性模拟信号的基本参数之一是频率（f），也可用周期（T）来表示。两者之间的关系是f=1/T。
3.13数字信号：时间上和数值上都是离散的，常用0和1来表示（即逻辑0和逻辑1）。能将模拟信号转换成数字信号的电路，称为模数转换器（简称A/D 转换器 Analog to
Digital Converter的缩写）；反之，而能将数字信号转换成模拟信号的电路，通常称为数字转换器（简称 D/A转换器 Digital to Analog Converter的缩写）。
3.14爬电距离：设备中两导体间或一导体与搭接件之间沿着绝缘表面的最短距离。
3.15电气间隙：设备中两导体间或一导体与搭接件之间通过空气的最短距离，即二者的视线距离。
4，权责
4.1 研发部
4.1.1 硬件工程师
4.1.1.1提《PCB Layout需求申请单》《PCB Layout工程需求单》；
4.1.1.2提供经过评审的、完全正确的、完整的原理图、BOM及相关datasheet；
4.1.1.3提供PCB布局布线要求；
4.1.2 结构工程师
4.1.2.1提供PCB结构图，结构图应标明外形尺寸、安装孔大小及定位尺寸、接插件定位尺寸、禁止布线区等相关尺寸；
4.1.3 PCB工程师
4.1.3.1仔细审读原理图，理解电路的工作条件、基本功能、在系统中的作用等相关问题；
4.1.3.2在与原理图设计者充分交流的基础上，确认板上的关键网络，了解其布线要求；
4.1.3.3根据《硬件原理图设计规范》的要求，对原理图进行规范性审查；
4.1.3.4对于原理图中不符合硬件原理图设计规范的地方，要明确指出，并积极协助原理图设计者进行修改；
4.1.3.5在与原理图设计者交流的基础上填写《PCB项目设计计划表》。
5，作业程序
5.1 PCB设计输入评审
当硬件组提交<<PCB LAYOUT需求申请单>>时，由PCB组对其所提供数据的完整性进行评审，以保证PCB设计的正常进行。
5.2按照<<封装库设计规范>>建立封装库。
5.3创建PCB板外形并导入网表
根据单板结构图，创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：单板左边和下边的延长线交汇点。板框四周倒圆角，倒角半径不小于1mm。特殊情况参考特殊设计要求。导入网络表或直接把原理图导入到PCB中。
5.4 PCB板布局
5.4.1基本布局规则
5.4.1.1遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局。
5.4.1.2布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件。
5.4.1.3布局应尽量满足以下要求：
a)总的联机尽可能短;
b)关键信号线最短；
c)模拟信号与数字信号分开；
d)高频信号与低频信号分开；
e)高频元器件的间隔要充分；
f)相同结构电路部分，尽可能采用“对称式”标准布局；
g)按照均匀分布、重心平衡、版面美观的标准优化布局；
5.4.1.4 器件布局栅格的设置，一般IC器件布局时，栅格应为50–100 mil,小型表面安装器件，如表面贴装组件布局时，栅格设置应不少于25mil。
5.4.1.5 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立组件也要力争在X或Y方向上保持一致，便于生产和检验。
5.4.1.6发热组件要均衡分布，有利于单板和整机的散热，除温度检测组件以外的温度敏感器件远离发热量大的元器件。
5.1.1.7元器件的排列要便于调试和维修，亦即小组件周围不能放置大组件；需调试
的元、器件周围要有足够的空间。
5.1.1.8需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。
5.1.1.9焊接面的贴装组件采用波峰焊接生产工艺时，阻、容件轴向要与波峰焊传送方向垂直， 阻排及SOP（PIN间距大于等于1mm）元器件轴向与传送方向平行；PIN间距小于1mm（40mil)的IC、SOJ、PLCC、QFP等有源组件避免用波峰焊焊接。
5.1.1.10组件相互间的距离要符合工艺性要求；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
5.1.1.11 IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和之间形成的回路最短。
5.1.1.12 组件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。
5.1.1.13用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
5.1.1.14匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远程匹配。
5.1.1.15布局完成后打印出装配图供原理图设计工程师检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。
5.4.2 PCB约束规则
布局布线时不仅要满足PCB制造和组装的工艺要求（通常所指的物理约束规则），如最小线宽、线间距、过孔大小等，同时还要满足不同网络的布线要求，如电源网络要求有足够的线宽以满足电流的要求，在BGA区域有时则要求有比较细的走线和较小的过孔。
此外还有包括一些电气要求，比如阻抗控制、信号时序要求等（通常所指的电气约束规则）。物理约束和电气约束构成了设计约束。对于简单的设计，约束规则可以根据工艺要求和网络的电气属性等做出。对于复杂的设计，出于对信号完整性和EMC设计的考虑，往往需要结合仿真工具来获得约束规则，并通过约束管理器来进行规则设置。
5.4.3物理规则
物理规则设置主要从四个方面着手，间距、线宽、过孔和特殊区域规则。
5.4.3.1间距
间距指的是PCB上两个元素之间的距离，这个距离通常是两个元素边缘距边缘的距离，不是中心至中心的距离。一般需要设置的间距规则有：焊盘到焊盘间距、线到焊盘间距线到过孔间距、线到线间距等。布线密度一般的板将间距设置成6mil，高密度板设置到5mil，低密度板设置到8mil左右。另外，大面积铜箔（shape）的间距和测试点的间距与其它的间距不同需要另外再设置；除了满足工艺性要求之外还要满足安全性设计要求。
5.4.3.2 焊盘、过孔和线间距
布线密度一般的板将间距设置成6mil，高密度板设置到5mil甚至4mil，低密度板设置到8mil左右。对于一些时钟和模拟信号等易干扰网络则需要将这些信号按照3W原则进行约束。
5.4.3.2 铜箔间距
考虑到表层铺铜在进行手焊的时候容易和器件焊盘发生短路，并且铜箔离信号线过近可能给信号线带来串扰，并影响信号线的阻抗。所以铜箔的间距设置需要加大至12mil以上。对于内层的铺铜尽量选用较低密度布线设计，以提高无缺陷和可靠性的制造能力，8mil以上的间距是必需的，可以和外层一样采用12mil间距进行设计。
5.4.3.3 线宽
线宽的设置通常要考虑阻抗、过电流等因素，一般信号通常设置成8mil左右，对于甚高密度板可以设置成5mil左右。电源和地信号的线宽通常按照下面的估算方法：外层铜厚1oz时1A/mm线宽，内层0.5A/mm线宽，短线电流加倍。不过，对于电源和地信号的去耦合电容和一些上、下拉电阻来说，电流不是很大，可以将这些线宽设置成12mil～15mil。
5.4.3.4过孔大小
通常数字板选用12mil过孔、电源板用0.5mm过孔，板厚孔径比不能小于8:1，选用小的过孔可以减少设计的工作量，但是由于PCB加工的工艺能力不高，会导致PCB缺陷率高，可靠性也会降低。对于2mm板优选0.3mm孔径的过孔，特殊区域选用或者局部选用0.2mm孔径的过孔。同时在PCB设计中尽量减少过孔的种类，以提高可制造性。
5.4.3.5通孔选择参考表
6，电源模块
1) 联机：用0.8mm或更宽的线引出时，一般选择0.8mm或0.5mm的过孔，需要开窗处理；
2) 铺铜：铜面积比较大时选用0.25mm的过孔，且过孔尽量多，孔与孔间距≥2m（间距小时1mm);铜面积比较小时尽量用大过孔，最小孔壁间距0.5mm;长宽面积为3X3mm时为小面积；
7，IC芯片
1) BGA：一般用0.25mm或0.20mm的过孔，注意将电源或地的管脚加粗，注意孔与板厚的关系，一般为8：1以下，满足公司工艺能力；
PITCH 0.65和0.5mm是采用埋盲孔;②PITCH0.8mm时一般选用0.20mm的过孔;③PITCH 1.0mm时一般选用0.25mm的过孔,特殊情况(由于阻抗选用了较宽的线、布线密度非常高、电源平面分割）可以使用0.25mm的过孔；④PITCH1.27mm及以上时选用0.25mm的过孔。
2) QFP、SOP、TSSOP等管脚引出线时，一般选用0.25mm的过孔，如果空间太小可以选用0.20mm的过孔，不要选用0.5mm等大过孔；
8，无源器件
1) 电容:
1210以下的小电容：如果放在BGA、QFP、SOC、TSSOP周围，直接放到电源管脚处，如果没有扇出一般选用0.25mm的过孔，如果空间小时可以选用0.20mm的过孔；1210以上大电容：一般引出线选0.8mm，过孔用0.5mm的过孔，由于空间原因可以选用0.5mm线及0.25mm的过孔，可以引出两个或多个，注意电源和地要对称最短距离分布；小电容与大电容结合使用时：将小电容的电源管脚就近连到大电容扇出的过孔上，地管脚不要拉很长的线到大电容扇出的过孔上，而是就近用15或20mil线引出打0.25mm的过孔；
2) 电阻:一般选用小过孔，功率电阻一般用0.8mm线引出打0.5mm过孔；
3) 电感: 主要注意布局时先经过电容，然后到电感，再到电容（见下图，一般用0.8mm以上线连，选用0.5mm过孔；
4) 晶振电源管脚一般要用0.8mm以上，对应的孔用0.8mm或0.5mm；滤波如果只有电容则电容放正面；如果有电感，则电容放反面
5.4.3.6 电流较大的网络，比如电源模块的输入、输出等信号需要使用较大的过孔或者采用多个过孔连接，过孔的承载电流的能力按照这个格式进行简单估算：D＝W/π，这里，π可以约等于3，W为线宽。可见，为了承载相同的电流值，过孔的直径至少应为线宽的1/3。因为过孔的孔铜厚度一般为20μm，稍大于0.5OZ，所以，应选用0.5OZ的表层布线载流能力。
以上估算，仅考虑了自然冷却、通孔的情况，没有考虑过孔的层间传热效应，对于其它较为复杂的情况，如盲、埋孔等亦没有考虑，如要准确计算出确切的温度场分布图，需要借助专业的热场模拟工具。具体请参考附录2孔的过电流能力。
5.4.4 特殊区域规则
很多时候设计中不同的区域有不同的走线要求，比如对于BGA封装芯片下方的走线，则希望具有更窄的线宽，更小的间距以及使用特殊的过孔。对于这些区域可以将其定义为特殊的约束区域，并设定特殊的布线规则。
5.4.5电气约束规则
5.4.5.1电气约束集用于制定单个网络电气行为的规则，例如时序要求，噪声容限等。一般情况下只有在涉及到高速走线信号完整性问题时才进行电气约束设置。对于高速走线的判定，可以参考下面的建议。
5.4.5.2 对于数字电路，当驱动器件的上升时间（tr）与下降时间（tf）中的较小者小于信号传输线延迟时间τ的6倍时，应称为高速电路。
5.4.5.3 对于模拟电路，当驱动器件的上升时间（tr）与下降时间（tf）中的较小者小于信号传输线延迟时间τ的12倍时，应称为高速电路。
5.4.5.4 Tpd为传输线传输延迟，单位为ns/长度（或ps/长度）。将1/6 tr的等效传输线长度作为高速数字电路的判别长度Ld；将1/12 tr的等效传输线长度作为高速模拟电路的判别长度La。
5.4.5.5 假设不存在负载的分布电容，以FR4作为介质，外层传输线Tpd取5.82ps/mm，内层传输线Tpd取7.076ps/mm。下表1.为高速电路的参考界定表。当信号线长度大于表1中对应的值时，界定为高速电路。
5.4.5.6 高速走线的界定参考
| tr（ns） | 数字电路 | 模拟电路 | ||
| 内层Ld (mm) | 外层Ld(mm) | 内层La (mm) | 外层La(mm) | |
| 8 | 188 | 229 | 94 | 114.5 |
| 5 | 117.5 | 143.1 | 58.8 | 71.6 |
| 3 | 70.5 | 85.9 | 35.3 | 43 |
| 1 | 23.5 | 28.6 | 11.8 | 14.3 |
| 0.6 | 14.1 | 17.2 | 7 | 8.6 |
| 0.25 | 5.8 | 7.2 | 3 | 3.6 |
| 0.1 | 2.4 | 2.9 | 1.2 | 1.4 |
目前常用的电气约束主要有：传输延迟、相对传输延迟、拓扑结构、串扰要求、差分对的相位和间距等，所有的这些约束基本上都需要通过仿真或者参考相关的资料手册来取得结果，并根据仿真和相关的资料手册来进行约束的设置。
5.4.6布线层设置
在高速数字电路设计中，电源与地层应尽量靠在一起，中间不安排布线。所有布线层都尽量靠近一平面层，优选地平面为走线隔离层。 为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。 可以根据需要设计1–2个阻抗控制层，阻抗控制层要按要求标注清楚。将单板上有阻抗控制要求的网络布线分布在阻抗控制层上。
5.4.7定义和分割平面层
5.4.7.1平面层一般用于电路的电源和地层（参考层），由于电路中可能用到不同的电源和地层，需要对电源层和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选20–25mil 。
5.4.7.2平面分隔要考虑高速信号回流路径的完整性。
5.4.7.3由于高速信号的回流路径遭到破坏时，应当在其他布线层给予补尝。例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。
5.5布局评审
PCB工程师组织评审PCB布局，修正不合理的布局，基本确定PCB布局图。
5.6布线
5.6.1基本布线规范
5.6.1.1布线优先次序
关键信号线优先：电源、摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上联机最密集的区域开始布线。
5.6.1.2尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。必要时应采取屏蔽和加大安全间距等方法。保证信号质量。
5.6.1.3电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
5.6.1.4有阻抗控制要求的网络应布置在阻抗控制层上。
5.6.2进行PCB设计时应该遵循的规则
5.6.2.1地线回路规则：
环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对
外的辐射越少，接收外界的干扰也越小。针对这一规则，在地平面分割时，要
考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在
双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地
填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽
量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问
题，建议采用多层板为宜。
5.6.2.2窜扰控制
串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干
扰，主要是由于并行线间的分布电容和分布电感的作用。克服串扰的主要措
施是：
a)加大平行布线的间距，遵循3W规则。
b)在并行线间插入接地的隔离线。
c)减小布线层与地平面的距离。
5.6.2.3 屏蔽保护
对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的在线下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
5.6.2.4走线的方向控制规则
即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
5.6.2.5走线的开环检查规则
一般不允许出现一端浮空的布线（Dangling Line), 主要是为了避免产生”天线效应”，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。
5.6.2.6阻抗匹配检查规则
同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
5.6.2.7走线端接网络规则
在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/6时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。
- a) 对于点对点（一个输出对应一个输入）连接，可以选择源端串联匹配或末端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。
- b) 对于点对多点（一个输出对应多个输出）连接，当网络的拓朴结构为菊花链时，应选择末端并联匹配。当网络为星型结构时，可以参考点对点结构。
星形和菊花链为两种基本的拓扑结构,其他结构可看成基本结构的变形,可采取一些灵活措施进行匹配。在实际操作中要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
5.6.2.8走线死循环检查规则
防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环
将引起辐射干扰。
5.6.2.9走线的分枝长度控制规则
尽量控制分枝的长度，一般的要求是Tdelay<=Trise/20。
5.6.2.10 走线的谐振规则
主要针对高频信号设计而言，即布线长度不得与其波长成整数倍关系，以免
产生谐振现象。
5.6.2.11走线长度控制规则
即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
5.6.2.12倒角规则
PCB设计中应避免产生锐角和直角，产生不必要的辐射，同时工艺性能也
不好。
5.6.2.13器件去藕规则
- a) 在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。
- b) 在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用，同时还要充分考虑到由于器件产生的电源噪声对下游的器件的影响，一般来说，采用总线结构设计比较好，在设计时，还要考虑到由于传输距离过长而带来的电压跌落给器件造成的影响，必要时增加一些电源滤波环路，避免产生电位差。
- c) 在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。
5.6.2.14器件布局分区/分层规则
- a) 主要是为了防止不同工作频率的模块之间的互相干扰，同时尽量缩短高
频部分的布线长度。通常将高频的部分布设在接口部分以减少布线长
度，当然，这样的布局仍然要考虑到低频信号可能受到的干扰。同时还
要考虑到高/低频部分地平面的分割问题，通常采用将二者的地分割，再
在界面处单点相接。
- b) 对混合电路，也有将模拟与数字电路分别布置在印制板的两面，分别使
用不同的层布线，中间用地层隔离的方式。
5.6.2.15 孤立铜区控制规则
孤立铜区的出现，将带来一些不可预知的问题，因此将孤立铜区与别的信号相接，有助于改善信号质量，通常是将孤立铜区接地或删除。在实际的制作中，PCB厂家将一些板的空置部分增加了一些平衡铜，这主要是为了方便印制板加工，同时对防止印制板翘曲也有一定的作用。
5.6.2.16 电源与地线层的完整性规则
对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。
5.6.2.17重迭电源与地线层规则
不同电源层在空间上要避免重迭。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重迭问题一定要设法避免，难以避免时可考虑中间隔地层。
5.6.2.18 3W规则
为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽
时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的
电场不互相干扰，可使用10W的间距。
5.6.2.19 20H规则
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。不能满足20H原则时，电源层比地层内缩1.0mm,并在板周围增加间距为3.81mm屏蔽地过孔。
5.6.2.20五—五规则
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则
PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考
虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整
的地平面层。
5.7 布线评审
PCB工程师组织评审PCB布线，修正不合理的布线，基本确定PCB布线。
5.8输出工程文文件
按要求输出所需工程文文件，交付。
- 支持文件
无
- 输出记录
7.1《PCB Layout 工程需求单》
7.2《PCB Layout 需求申请单》
7.3《PCB项目设计计划表》
- 附件
8.1 走线的载流能力
8.1.1 PCB走线的载流能力取决于以下几个因素：线宽,铜箔厚度,允许的温升。
8.1.2 PCB走线越宽，铜箔厚度越厚，允许的温升越大，走线的载流能力也就越强。
8.1.3 下图为线宽、温升与载流能力的关系图：
8.1.4 线宽、温升与载流能力的关系图
根据IPC-D-275标准，线宽与电流、温升的关系如下：
for IPC-D-275 Internal Traces
for IPC-D-275 External Traces
其中： I = maximum current in Amps，T = temperature rise above ambient in °C
A = cross-sectional area in square mils
从公式中可以看出表层走线的载流能力要比内层大很多，这一方面是因为PCB表层的散热要比内层好，另一方面是因为表层的铜箔经电镀后要比内层铜箔厚很多。
以内层为例，不同厚度，不同宽度的铜箔的载流能力见下表：
| 铜皮厚度35um
铜皮Δt=10℃ | 铜皮厚度50um
铜皮Δt=10℃ | 铜皮厚度70um
铜皮Δt=10℃ | |||
| 宽度mm | 电流A | 宽度mm | 电流A | 宽度 mm | 电流A |
| 0.15 | 0.20 | 0.15 | 0.50 | 0.15 | 0.70 |
| 0.20 | 0.55 | 0.20 | 0.70 | 0.20 | 0.90 |
| 0.30 | 0.80 | 0.30 | 1.10 | 0.30 | 1.30 |
| 0.40 | 1.10 | 0.40 | 1.35 | 0.40 | 1.70 |
| 0.50 | 1.35 | 0.50 | 1.70 | 0.50 | 2.00 |
| 0.60 | 1.60 | 0.60 | 1.90 | 0.60 | 2.30 |
| 0.80 | 2.00 | 0.80 | 2.40 | 0.80 | 2.80 |
| 1.00 | 2.30 | 1.00 | 2.60 | 1.00 | 3.20 |
| 1.20 | 2.70 | 1.20 | 3.00 | 1.20 | 3.60 |
| 1.50 | 3.20 | 1.50 | 3.50 | 1.50 | 4.20 |
| 2.00 | 4.00 | 2.00 | 4.30 | 2.00 | 5.10 |
| 2.50 | 4.50 | 2.50 | 5.10 | 2.50 | 6.00 |
注：
用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑,在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位，1 OZ铜厚的定义为1平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um。2OZ铜厚为70um。
8.2 过孔和电流的关系
对于过孔与其载流能力的关系虽然一直没有明确的定义。但是可以按照走线的载流能力去理解、计算。相对于走线宽度，对于过孔来说，其载流能力应该与过孔的载流截面积和镀铜厚度有关，截面积越大，镀铜厚度越厚，载流能力也就越强。按照一般通用标准，金属化孔的镀铜厚度在18-25µm之间。保险起见，我们可以按照0.5oz来计算。知道了过孔孔径，按照周长计算公式算出周长，即它的截面积。就可以算出它的载流能力了。但是这只适用于用较粗的走线或全连接方式的铜箔与之相连的情况。当过孔与平面层相连时，这个数据就不一定正确了。金属化孔一般都是采用热焊盘的方式与平面层相连的。如下图所示：
8.2.1负片上的热焊盘
从图中可以看出十字热焊盘的4个通道加在一起共计4X0.2499mm＝0.9996mm，钻孔的周长是π*D＝3.14X0.5＝1.57mm，就是说隔热通道远小于钻孔的周长。四个隔热通道宽度的总和才是过孔与平面层相连的宽度。而不是过孔的周长。所以我们在计算过孔的载流能力时不能只考虑过孔的大小，还要考虑过孔所采用的热焊盘的通道的宽度。这样计算出来的才会是一个比较准确的数值。
8.2.2过孔的载流能力（负片热焊盘，过孔沉铜厚度0.5OZ）
铜皮厚度0.5OZ 铜皮厚度1OZ
铜皮Δt=10℃ 铜皮Δt=10℃
| 过孔孔径大小(mm) | 电流(A) | 过孔孔径大小(mm) | 电流(A) |
| 0.2 | 0.41 | 0.2 | 0.68 |
| 0.25 | 0.484 | 0.25 | 0.805 |
| 0.30 | 0.505 | 0.30 | 0.84 |
| 0.35 | 0.505 | 0.35 | 0.84 |
| 0.40 | 0.595 | 0.40 | 0.991 |
| 0.50 | 0.595 | 0.50 | 0.991 |
8.3 安全间距
8.3.1就I类EN60950产品而言，我们用基本绝缘在EN60950上查得的结果加1.0mm作为在初级电路元器件及PCB走线和保护性接地（包括铜箔走线及金属外壳）之间的电气安全距离指标。
8.3.2 原副边之间采用加强绝缘如下两个表。使用条件:
8.3.2.1设备为Ⅰ类；
8.3.2.2 PCB板相比漏电起痕指数175≤CTI≤400；
8.3.2.3 PCB污染等级为2级；
8.3.2.4 OP为工作绝缘,BS为基本绝缘；
8.3.2.5若设计绝缘为加强绝缘,则爬电距离为表中数值的2倍；
8.3.2.6 所有的距离均为组件在10N外力作用下保持的安全距离；
8.3.3 输入150-300V电源最小电气间隙、爬电距离(基本绝缘)
| 一次电路及一次和二次电路之间 | 二次电路之间 | ||||||
| 工作电压有效值(≤) | 电气间隙(mm) | 爬电距离(mm) | 工作电压有效值(≤) | 电气间隙(mm) | 爬电距离(mm) | ||
| OP | BS | BS | OP | BS | BS | ||
| 50V | 1.0 | 2 | 1.2 | 50V | 0.7 | 1.0 | 1.2 |
| 150V | 1.4 | 2 | 1.6 | 125V | 0.7 | 1.0 | 1.5 |
| 200V | 1.5 | 2 | 2.0 | 150V | 0.7 | 1.0 | 1.6 |
| 250V | 1.6 | 2 | 2.5 | 200V | 1.1 | 1.4 | 2.0 |
| 300V | 1.7 | 2 | 3.2 | 250V | 1.5 | 1.9 | 2.5 |
| 400V | 1.7 | 3.2 | 4.0 | 300V | 1.6 | 1.9 | 3.2 |
| 600V | 3.0 | 3.2 | 6.3 | ||||
8.3.4 输入300-600V电源最小电气间隙、爬电距离(基本绝缘)
| 一次电路及一次和二次电路之间 | 二次电路之间 | ||||||
| 工作电压有效值(≤) | 电气间隙(mm) | 爬电距离(mm) | 工作电压有效值(≤) | 电气间隙(mm) | 爬电距(mm) | ||
| OP | BS | BS | OP | BS | BS | ||
| 50V | 2.0 | 3.2 | 3.2 | 50V | 1.7 | 2.0 | 2.0 |
| 150V | 2.0 | 3.2 | 3.2 | 150V | 1.7 | 2.0 | 2.0 |
| 200V | 2.0 | 3.2 | 3.2 | 200V | 1.7 | 2.0 | 2.0 |
| 250V | 2.0 | 3.2 | 3.2 | 250V | 1.7 | 2.0 | 2.5 |
| 300V | 2.5 | 3.2 | 3.2 | 300V | 1.7 | 2.0 | 3.2 |
| 400V | 2.7 | 3.2 | 4.0 | 400V | 1.7 | 2.0 | 4.0 |
| 600V | 3.0 | 3.2 | 6.3 | 600v | 3.2 | 3.2 | 6.3 |