面向物联网设备的超低功率频率合成器

东京理工大学的科学家开发了一种先进的锁相环（PLL）频率合成器，可以大大降低功耗。这种数字PLL可以成为蓝牙低能量（BLE）和其他无线技术的一个有吸引力的构建块，以支持广泛的物联网（IOT）应用。

提出的分数N DPLL在65纳米CMOS中占据0.25平方毫米的面积。

频率合成器作为无线通信系统的关键组成部分，需要满足要求。虽然模拟锁相环频率合成器已成为标准多年，在物联网行业的工程师越来越多地把他们的注意力转向所谓的数字锁相环（dpll）以实现超低功率运行。

东京理工大学电子电气工程系副教授冈田健一（Kenichi Okada）和他的团队现在报告了一个分数n dpll2，其功耗仅为265微瓦（μw），这一数字不到目前最低功耗（980微瓦）的一半。

研究人员发现，使用自动反馈控制系统可以大大降低总功耗。”这种自动切换反馈路径消耗68μW的功率，导致整个DPLL的功耗为265μW，”冈田说。

有希望的DPLL可以继续用作处理器、内存和大量新的物联网设备的组件，这些设备预计将通过超低功耗运行既经济又环保。冈田指出，早期的实验表明，DPLL可以延长电池寿命四倍。

本文部分基于新能源和工业技术发展组织（NEDO）委托的一个项目的成果。