加快高性能系统芯片的设计时间

计算机科学家和电气工程师从四所美国大学的团队获得了近 $ 500 万资金从国防先进研究项目局 (DARPA) 与一个联合项目。

加利福尼亚大学圣地亚哥计算机工程教授拉杰什古普塔，九名教职员 — — 集团为首五从加州大学圣地亚哥，一个每个从加州大学洛杉矶分校和密歇根大学和康奈尔大学 — — 两位教授将制定”加速器中心系统芯片和工具流合成方法”，流逝的名称 CERTUS （拉丁语为明确的、 可信赖的或可靠）。

涉及设计系统对芯片的时间已持平，主要原因也是负责成本迅速上升的设计复杂性的生产力。事实上，50%的设计和验证的时间必须致力设计高性能模拟部件、 自定义的数据路径和设计的探索，以满足进度。

“所有零件的芯片都设计从计时，传感电路综合的数据路径合成随机逻辑必须走到一起的必要性，手工制作的复杂的工具流动到特定的流程和流程节点”CERTUS 首席研究员古普塔说。”这导致多个迭代通过不同的设计阶段，所以我们需要想出新办法，以实现设计倍显着改善。

CERTUS 是 DARPA 电路实现更快的时间尺度 （工艺） 的努力，旨在将芯片设计时间减少到系统芯片，包括五个星期的物理设计和关闭目标 16 周设计时间的一部分。代表当前提高了 10 倍时间它需要 (~ 160 周) 来设计自定义的 DoD ASIC 芯片。然而，研究人员的目标在运行证明减少 5 倍，即，他们第一个晶圆厂设计时间缩短了 80%。年底该项目，他们计划展示 10 x 裁减在设计时，即下降了 90%。DARPA 微系统技术办公室 (MTO) 项目经理博士林惇三文鱼说:”减少需要设计和验证领先 CMOS Asic 的努力是需要在权力约束的环境中，高的计算性能的下一代防御系统发展的关键”。

为实现这一目标，CERTUS 团队拟开发学习算法，现货加强 ‘规律’ 在高级别描述，建立复杂的管道，以及使系统架构师共同组成块，包括模拟块，很难实现自动化。

加州大学洛杉矶分校教授摩斯里瓦斯塔瓦，注意到该项目必须考虑商业工具和第三方知识产权 (IP) 在设计过程中的作用说:”我们建议一种合成方法在属于业务流程的不同工具之间不仅是设计工具，也是流的设计数据为目标”。”微体系结构设计完成后，通过商业流工具收益迅速但面临曲折的重复的差距 ‘最后 MHz’ 在性能。

该项目将重点高性能系统-芯片，其中包含一个或多个处理单元，通常在 IP 块从商业供应商生产和支持由公开可用的软件开发工具的形式。在该项目的第一阶段，研究人员能够设计和建造的加速器中心系统自主汽车自主项目与诺斯罗普 · 格鲁曼公司航空航天系统和加州大学圣迭戈分校的新语境机器人倡议下用芯片上。在第二阶段，重点将放在移植问题，过程和密歇根大学将率先 DARPA 选定的系统上 （利用胳膊和密歇根州之间过去的十年研究协议） 芯片设计手臂主办、 基于加速器的执行。在 chipwill 系统包含数组的处理芯片基于 RISC V 处理器从伯克利。

CERTUS 团队专注于制定允许系统重用的设计块，包括高性能模拟电路模块的组合方法。

加州大学圣地亚哥分校古普塔拉了一帮从部门的计算机科学和工程电气与计算机工程在雅各布斯工程学校。计算机科学基础学院包括古普塔和迈克尔 · 泰勒 （是 DARPA 资助麻省理工学院生 16 芯多核处理器芯片的首席建筑师）。他们将与电气工程教授帕特里克 · 梅谢尔和伊恩 · 高尔顿 （一种新型的高性能、 锁相回路或 PLL，作为在最新的高通 Snapdragon 移动处理器时钟发生器实现的发明者） 合作。DARPA 项目其他调查人员包括加州大学洛杉矶分校的摩斯里瓦斯塔瓦，康奈尔大学教授张治儒和克里斯托弗 · 木条和 Ron Dreslinski 密歇根大学。

古普塔和斯里瓦斯塔瓦，分别为，主任和副主任的现在结局变异性项目下它在计算程序中的远征 2010 年由国家自然科学基金资助。