台积电呼吁新的 EDA 范式

周一 (2 月 6) 主要在国际固体状态电路会议 (ISSCC) 在这里说旧金山 — — 工程师需要一类新的工具，以跟上当今半导体设计的复杂性。在台积电研发副总裁侯说︰ 独立的工具需要目标使用新技术和假设包括机器学习，今天的四个主要市场。

“我们需要新的设计模式，以克服芯片设计的挑战，”侯说。”这是我们进化我们设计范式的时候，我们只展示了一小部分”的设计空间，他说。

在过去 10 年该行业移动，建立其周围智能手机 Soc 的设计数据库驱动。”现在我们意识到移动是作为起始点的确定，但我们也要优化电路为汽车、 高性能的系统和物联网方面的考虑是非常不同的”侯说，显示四个不同的 SRAM 设计台积电只用于一系列的移动和可穿戴式设计。

侯的基调给了一长串的棘手挑战台积电在那里看到了一些进步。

例如，在金属层阻力 40nm 和 7nm 节点之间翻了一番。台积电已建立复杂的成堆的通过支柱下电线大大减少，但不完全缓解问题。

台积电也采用两种金属根据芯片是否需要更高的密度或速度。选项”要求设计变更和 EDA 增强……[和 EDA 供应商] 意识到这个问题和有希望的初步结果看，”他说。

此外，电网必须建造更大的小心，以避免电池作为晶体管密度增大的利用率下降，他说。他描绘了表明细胞利用反弹从约 74%至 79%在 7nm 的改进。

“当你设计电源的网络，你必须认为其所涉问题的设计和优化您的布局为它或你不会得到的缩放的所有优势，”他说。

侯也表明新技术用来处理日益增加的延迟变化作为设计移动到较低电压供应水平。此外，他呼吁更细粒度的设计编译器优化的特定地区和性能要求的一代。

最后，他发现两个应用程序的机器学习，芯片设计，最近催生了一个新的研究中心的热门话题。在一个应用中，芯片速度由于模型用于预测拥塞前路由芯片增加 40 MHz。

在另一个例子，领先的设计可以产生多达 20,000 时钟门控细胞，组这样大工程师被迫申请全球对它们的约束。侯表明一个机器学习模型，可以预测在细胞中的延迟和设置单个限制它们。

台积电在使用机器学习来预测拥塞前路由设计的速度获得 40 MHz。(图像︰ ISSCC)

— — 里克 · 梅里特，硅谷分社社长